Jorge Iglesias Costas
Jorge Iglesias va obtenir el Grau en Enginyeria Electrònica amb Menció en Robòtica a La Salle Campus Barcelona - Universitat Ramon Llull (Espanya) el 2024. Posteriorment, va cursar el Màster en Microelectronic Design a la Universitat Politècnica de Catalunya - ETSETB (2024–2026), centrat en disseny de System-On-Chip i nanoelectrònica digital.
És professor de Càlcul i tutor d’Enginyeria Electrònica a La Salle Campus Barcelona des del 2024, havent estat ajudant de docència entre 2022 i 2024 en assignatures com Electrònica Analògica, Electrònica per a Biomedicina, Anàlisi de Senyals, Tecnologies de Radiofreqüència i Laboratori de Mesures Electròniques.
La seva recerca inclou treball com a Enginyer d’Investigació al Barcelona Supercomputing Center des del 2026, implementant processadors RISC-V mitjançant fluxos EDA open-source i realitzant disseny RTL, síntesi i anàlisi físic de sistemes semiconductors. Prèviament, va ser investigador en pràctiques al Centre Tecnològic de Telecomunicacions de Catalunya (CTTC) entre 2023 i 2024, dissenyant un receptor SDR multibanda amb RFSoC4x2 presentat al NAVITEC ESA Workshop 2024. Destaquen els seus projectes sobre xarxes neuronals basades en memristors i solucions de xip per a computació sostenible, en col·laboració amb Esade, UPC, IED, CERN i European XFEL.
CV — Jorge Iglesias Costas
Enginyer de Disseny Electrònic
La Salle Campus Barcelona – Universitat Ramon Llull
Formació acadèmica
• Màster en Disseny Microelectrònic, Universitat Politècnica de Catalunya - ETSETB (Espanya), 2024–2026.
• Grau en Enginyeria Electrònica, La Salle Campus Barcelona - Universitat Ramon Llull (Espanya), 2020–2024.
Activitat docent
• Professor de càlcul i tutor d’enginyeria electrònica, La Salle Campus Barcelona – Universitat Ramon Llull, 2024–Present.
• Assistent de professor, La Salle Campus Barcelona – Universitat Ramon Llull, 2022–2024.
Activitat investigadora i de transferència
• Enginyer d’Investigació, Barcelona Supercomputing Center, 2026–Present; implementació de processadors RISC-V, disseny RTL i síntesi física.
• Investigador en pràctiques, CTTC, 2023–2024; disseny de receptor SDR multibanda amb RFSoC4x2.
Informació addicional
• Idiomes: Espanyol i Català (natius), Anglès (avançat).
• Competències: Disseny digital i nanoelectrònica, FPGA/ASIC/SoC/RISC-V, VHDL, Verilog, SystemVerilog, SystemC, RF, instrumentació electrònica.
• LinkedIn: http://www.linkedin.com/in/jorge-iglesias-costas-b8a4b1295" target="_new" rel="noopener">www.linkedin.com/in/jorge-iglesias-costas-b8a4b1295